什么是差分线

差分线（Differential Pair）是高速数字电路与高频模拟系统中广泛采用的一种信号传输结构，由两条物理布局对称、电气特性匹配的走线组成，用于同时传输幅度相等、相位相反的一对信号。其核心思想并非依赖单一导线对地的电压变化来表征逻辑状态（如单端信号），而是通过测量两线之间的电压差（V+ − V−）来判断信号电平。这一机制从根本上提升了抗干扰能力——当外部电磁干扰（EMI）、电源噪声或串扰同时耦合到两条线上时，由于共模成分在接收端被差分放大器抑制，实际影响显著降低。差分线的性能高度依赖于布线质量：要求长度匹配（通常偏差控制在±50 mil以内）、间距恒定、参考平面完整、避免跨分割区域，并尽可能减少过孔、拐角及不连续结构。常见的实现形式包括PCB微带线（Microstrip）、带状线（Stripline）以及柔性板中的差分对；在接口标准中，USB 3.0/3.1、PCIe、HDMI、LVDS、RS-422/485、MIPI D-PHY等均强制或推荐采用差分信号架构。相较单端传输，差分线具备四大关键优势：一是共模噪声抑制能力强，信噪比（SNR）更高；二是电磁辐射更低，因两线电流方向相反，磁场相互抵消，满足EMC认证更易；三是可支持更高数据速率，在相同工艺和电压下，差分摆幅虽常为单端一半（如LVDS典型为350mV），但因信噪比改善，反而能稳定运行在数Gbps甚至28Gbps以上（如PCIe 5.0）；四是接收阈值居中且稳定（一般为差分电压零点附近），受工艺、温度、电压波动影响小，时序裕量更充足。设计差分线时需协同考虑阻抗控制（常见100Ω标称差分阻抗，对应各线50Ω单端阻抗）、介质材料（如FR-4、Rogers高频板材）、层叠结构及仿真验证（如S参数提取、眼图分析）。值得注意的是，“差分”不等于“双线简单并行走线”——若缺乏等长、等距、对称参考平面及终端匹配（常采用100Ω并联端接），将导致模式转换（Mode Conversion），引发共模噪声激增与信号完整性恶化。现代高速PCB设计普遍借助专业EDA工具（如Cadence Sigrity、ANSYS HFSS）进行前仿真与后验证。在芯片级互连中，差分理念亦延伸至封装内引线（如Flip-Chip BGA差分球阵）及硅光子接口（如硅基MZM调制器的差分驱动）。随着AI服务器、5G基站、车载高速ADAS系统对带宽与可靠性的持续攀升，差分线已从高端设计规范演变为基础工程常识。掌握其物理本质、设计约束与失效模式，是硬件工程师构建稳健高速链路不可或缺的能力支点。